Stage - FPGA Automation & Flow Optimization f/m - Strategic Student ProgramSiemens

Le portfolio de Siemens Digital Industries Software accompagne tous les secteurs industriels (Automobile, Aéronautique, Electronique, Energie, Pharma, Cosmétique, Agroalimentaire, ...) dans leur transformation numérique.

Venez faire preuve d'ingéniosité à nos côtés et donner un nouveau sens à votre carrière dans un environnement dynamique commercialement et humainement !

Continuité numérique, simulation multiphysique, jumeaux numériques, exploitation de la donnée, métaverse industriel …

Commencez votre carrière avec le programme Strategic Student Program (SSP)

Le Strategic Student Program (SSP) est le programme de stage officiel de Siemens Digital Industries Software à l'échelle mondiale. En rejoignant ce programme, vous serez accompagné(e) par des experts du secteur et développerez une expérience professionnelle concrète et valorisante. Les stagiaires du SSP bénéficient de nombreux avantages, notamment : un réseau international d'étudiants et une communauté dynamique, des opportunités de développement de carrière, une formation continue tout au long du programme, avec un accès au Siemens Learning Hub et à de nombreuses ressources pédagogiques et enfin la chance de contribuer à des projets innovants au sein d'un environnement de travail international et diversifié.

Sujet : Automatisation et optimisation de Flow de conception FPGA.

Votre terrain de jeu :

Nous recherchons un(e) étudiant(e) en stage motivé(e) pour contribuer à un projet d'ingénierie avancé visant à accélérer les délais d'implémentation sur FPGA. Au cours de ce stage, vous explorerez les capacités de mise à l'échelle des outils EDA modernes et l'optimisation des flows de conception en s'appuyant sur les fonctions DFX (Dynamic Function eXchange) de l'outil Vivado d'AMD.

Votre mission principale consistera à étudier les fonctionnalités natives avancées de Vivado, à analyser les méthodologies académiques de réduction des temps de compilation, et à concevoir un script d'automatisation robuste qui optimise les flux d'implémentation pour compiler des modules logiques indépendants en parallèle.

Ce projet fait le pont entre la conception numérique et l'automatisation logicielle, vous permettant de bâtir un cas d'usage performant et stimulant qui repousse les limites des flows de compilation parallèle modernes.

Pour atteindre ces objectifs, vous allez :

• Etat de l'art : Examiner la littérature académique et industrielle relative aux méthodologies avancées de réduction des temps de compilation et aux flux de compilation modulaires dans les outils FPGA modernes.
• Automatisation du Flow de Conception : Développer un pipeline de scripts automatisés en mode Non-Project (Tcl et Python) pour gérer le flow de conception, résoudre les contraintes aux frontières des modules, créer les checkpoints indépendants (DCP) de chaque module et créer le checkpoint assemblant ceux des modules.
• Benchmarks et évaluation : Collecter et analyser les métriques de performance en comparant les flows de compilation non-parallèles standard à votre flow de conception DFX parallèle, en mettant l'accent sur les temps de compilation, l'utilisation de la mémoire vive (RAM) et les résultats finaux de timing (timing closure).
• Documentation et livraison : Empaqueter le framework de script dans un dépôt interne (git), accompagné d'un rapport technique final détaillant vos conclusions et votre méthodologie.…