Ingénieure/Ingénieur R&D ASIC _RENNES

Le 17 mars

Critères de l'offre

  • Ingénieur R&D (H/F)
  • Rennes (35)
  • CDI
  • Temps Plein
  • Secteur : Informatique, Internet, Télécoms, Conseil en informatique
  • Expérience requise : débutant à 1 an
  • Domaines d'expertise : Python , C++ , Asic , Partitionnement de données , Synopsys Voir plus , Siemens Voir moins
  • Niveau d'études : Diplôme de grande école d'ingénieur , Bac+5

L'entreprise : Capgemini



Capgemini Engineering, leader mondial des services d'ingénierie, rassemble des équipes d'ingénieurs, de scientifiques et d'architectes pour aider les entreprises les plus innovantes dans le monde à libérer leur potentiel. Des voitures autonomes aux robots qui sauvent des vies, nos experts en technologies digitales et logicielles sortent des sentiers battus en fournissant des services uniques de R&D et d'ingénierie dans tous les secteurs d'activité. Rejoignez-nous pour une carrière pleine d'opportunités, où vous pouvez faire la différence et où aucun jour ne se ressemble.



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Description du poste










  • Définition et spécification d'architectures d'ASIC (Fonctionnelle et Testabilité)

  • Modélisation en RTL (VHDL, Verilog) avec une emphase sur la conception de modules ASIC.

  • Vérification de la modélisation dans un environnement ASIC (UVM, …)

  • Implementation & simulation du Design For Test (DFT, ATPG)

  • Design physique du circuit jusqu'au GDSII (Synthèse, PlacementRoutage, DRC, LVS)






Description du profil





Idéalement issu(e) d'une école d'ingénieur ou d'une formation universitaire Bac+5 en (micro)électronique. Tout niveau d'expérience sera considéré, du débutant à l'expert.


Le poste est également ouvert aux techniciens expérimenté(e)s (10 ans minimum) spécialisés dans la conception des ASIC.


Compétences recherchées :



  • Vous avez une expérience sur des ASICs, MPU, MCU ou des FPGA embarquant les ISA ou fonctionnalités suivantes (ARM, RISCV, CML, NOC, PCIe, CXL, DDR, HBM, USB, I3C …)

  • Codage VHDL et/ou System Verilog ou Verilog ou SystemC (IP, Top, Test Bench, OVM, UVM)

  • Conception de module RTL (IP) et intégration-création de Top

  • Vérification virtuelle de modules et d'ASIC Top (RTL & timings - C, C++, UVM)

  • Design for Test (DFT), implementation, generation, simulation, debug des patterns ATPG

  • Synthèse, STA, Preuve formelle

  • Définition des contraintes de placement et de timings

  • Implémentation et vérification physique (Floorplan, Partitionnement, Pad Ring, Place and Route, DRC, LVS, EMIR, contraintes Package ; DEF/LEF/GDSII)

  • Support aux équipes & clients après Tape Out

  • Connaissance des outils EDA ASIC (Cadence, Siemens, Synopsys)

  • Automatisation de tests (Tcl, Python).



Rejoignez-nous : Au sein d'une équipe dynamique en très forte croissance, vous interviendrez en autonomie sur des projets technologiquement avancés dans le domaine des semi-conducteurs, en mettant l'accent sur les ASIC. Si vous appréciez le travail en équipe, que votre professionnalisme et votre bon relationnel sont des atouts essentiels, alors n'hésitez plus à nous rejoindre.


À compétences égales, ce poste est ouvert aux personnes en situation de handicap.


Salaire et avantages

Salaire : Salaire selon profil


Référence : 1743153 43246319

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